【公開日：2023.07.31】【最終更新日：2023.05.29】
課題データ / Project Data
課題番号 / Project Issue Number
22UT1002
利用課題名 / Title
バイオ電気機械センシングに向けたSOI-CMOSポストプロセス加工
利用した実施機関 / Support Institute
東京大学 / Tokyo Univ.
機関外・機関内の利用 / External or Internal Use
内部利用（ARIM事業参画者）/Internal Use (by ARIM members)
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-
キーワード / Keywords
SOI-CMOS,MEMS,Deep-RIE,Microelectrode Array (MEA),リソグラフィ/Lithography,膜加工・エッチング/Film processing and Etching,MEMSデバイス/ MEMS device
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
三田 吉郎
所属名 / Affiliation
東京大学
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
三角啓
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
水島彩子
利用形態 / Support Type
（主 / Main）機器利用/Equipment Utilization（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
UT-900：ステルスダイサー
UT-901：精密研磨装置
UT-603：汎用高品位ICPエッチング装置
UT-504：光リソグラフィ装置MA-6
UT-505：レーザー直接描画装置 DWL66+2018
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
CMOSトランジスタが多数搭載された大規模集積回路（VLSI）を後加工して、センシングのための素子へ高付加価値を付与するという研究は、世界中で行なわれており、大規模集積システム設計教育研究センターの流れを組む東京大学は、日本の先頭に立って同技術を直ちに利用可能な形に高度化し蓄積しておく必要がある。具体的な技術は研究課題があって役立つので、今回は生体材料など活動電位計測のための大規模集積電極プローブをターゲットとし、試作プロセスの開発を行った。
実験 / Experimental
マルチチップ（相乗り）方式により、ゲート長200nmの完全空乏型（FD）型SOI CMOSチップを設計し、試作工場より8インチウエーハで入手した。このウエーハをステルスダイサーによって15mm角にカットし、チップレベルプロセスを行った。精密研磨装置によってあらかじめSi支持基板を薄層化しておき、ICP-RIE装置によって表面からSiO2膜に穴あけ加工を行い、再配線層をAl/Si材料で形成した。スパッタリング、MA-6アライナー（フォトマスクを試作）またはDWL66+レーザー直接描画によって行った。形成した配線層をスパッタリングによるSiO2膜を製膜して絶縁した後、本目的であるマイクロホールをICP-RIEによって穴あけした。微細穴が開いたことをSEM観察で確認した後、両面アライメントによって裏面のアクセスホールをパターニングし、深掘りDRIE装置によって貫通孔を形成した。
結果と考察 / Results and Discussion
再配線層の目的は、チップ領域が予算の関係で小さいこと（1mm角）から要請されたもので、インターポーザーをLSI上で形成するためである。もちろんProof-of-Conceptとしては1mm角の動作領域でも問題が無いが、実験の際にチップを治具に実装する際、パッドへの配線がシステム構築の妨げになるため、パッドの位置をチップ動作部から出来るだけ離したい。そのためインターポーザーの働きをする配線層をLSI上に作製した。リフトオフ法（リフトオフ装置利用）、エッチング法の両方を試み、そのどちらでも配線を形成できることを確認した。また、パターニングとしてはリフトオフ法と同じ手法を行った上で、メッキによるモールド技術によって、スパッタリングよりも厚膜の電極を作製できることも別途確認した。 チップの電子顕微鏡により、直径3μ弱の穴が開口されたことを確認したほか、トランジスタの特性は、試作前と試作後で12インチプローバー並びに付帯測定装置によって計測した。現在、目的の動作に向けてシステムを構築している。
図・表・数式 / Figures, Tables and Equations
図１：SOICMOSの直接加工による集積MEMS試作法
図２：試作したCMOS-LSIチップの写真
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
- Anne-Claire Eiler et al., “DESIGN AND FABRICATION OF AN SOI-CMOS LARGE-SCALE INTEGRATED CIRCUIT FOR BIOELECTROCHEMICAL SENSING”, Journées Nationale sur la Technologie Emergentes en Micro-Nanofabrication (JNTE 2022), Besançon, France, 28/Nov-2/Dec (2022)
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件