利用報告書 / User's Report | ARIM Japan公式ホームページ_マテリアル先端リサーチインフラ

【公開日：2023.07.28】【最終更新日：2023.05.16】

課題データ / Project Data

課題番号 / Project Issue Number

22BA0019

利用課題名 / Title

ナノギャップソース-ドレイン電極を備えた金属酸化物チャネル電界効果トランジスタの作製

利用した実施機関 / Support Institute

筑波大学

機関外・機関内の利用 / External or Internal Use

外部利用/External Use

技術領域 / Technology Area

【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-

【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-

キーワード / Keywords

リソグラフィ/Lithography,蒸着・成膜/Evaporation and Deposition,ナノエレクトロニクスデバイス/ Nanoelectronics device

利用者と利用形態 / User and Support Type

利用者名（課題申請者）/ User Name (Project Applicant)

木下健太郎

所属名 / Affiliation

東京理科大学

共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes

伊勢柾希,目龍之介,青木裕雅,中村駿斗,山崎悠太郎

ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes

谷川俊太郎,俵妙,岡野彩子,手塚陽子

利用形態 / Support Type

（主 / Main）機器利用/Equipment Utilization（副 / Sub）-

利用した主な設備 / Equipment Used in This Project

BA-004：電子線蒸着装置
 BA-009：パターン投影リソグラフィシステム

報告書データ / Report

概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)

イオン液体をゲート絶縁膜に用いた電界効果トランジスタ (IL-FET)は、低いゲート電圧 (V_G)で金属酸化物(MO)チャネルの物性を制御できる注目の技術である。しかし、IL-FETによるMOの物性変化の要因は静電的なキャリア注入[1]、酸素欠陥 (V_O)の生成/修復[2]、H⁺の注入/脱離[3]など様々で、議論は未収束である。その一因として、成膜条件等の違いでMOの初期V_O濃度が異なることが考えられる。本研究では、MOとしてWO₃薄膜を用い、短ギャップのソース-ドレイン (S-D)電極 (Nanogap電極)を具えたIL-FET (Nanogap-IL-FET)を作製した。これによりS-D電圧 (V_SD)印加で、ソース/WO₃/ドレイン領域を抵抗変化メモリとして機能させることで、同一デバイス内でWO₃のV_O濃度が制御できる。

実験 / Experimental

チャネル材料としてWO₃(40 nm)がRFスパッタ成膜されたSiO₂/Si基板上に、パターン投影リソグラフィシステムおよび電子線蒸着装置を用いてNanogap電極を形成した。ReRAM動作によるV_O濃度制御後、S-D電極間にイオン液体 (IL, [C₂mim][Tf₂N])を滴下し、ILに接触したPtプローブをゲート電極として用いた。プロトンの脱離及び/またはV_Oの修復を促進するためV_G = -2 Vを印加し、この時のS-D電流(I_SD)の時間依存性(I_SD-t)を評価した。

結果と考察 / Results and Discussion

Figs. 1(a), (b)に作製したNanogap電極の光学顕微鏡像およびSEM像を示す。Fig. 1(a)の黒丸で囲んだ領域にNanogapが形成される。SEM像から複数の素子で幅が80~120 nmのNanogap電極が確認された。これによりNanogap間に強電場が印加され、WO₃のV_O濃度が制御できる。V_O生成前はWO₃のチャネル抵抗が高くI_SDがゲートリーク電流(I_G)より小さい。このためI_SDはI_Gに支配され、正しく評価できない。本来、このようなデバイスは成膜時の酸素分圧を下げることで、WO₃のV_O濃度を増加させ、チャネル抵抗が下がるよう作り直す必要がある。しかし本研究ではV_SD印加でV_O濃度を増加させることで、同一素子でI_SDを測定可能範囲まで増加させることができる。
　V_O生成後、V_G = -2 V印加時のI_SD-t特性に対して、デバイ緩和の荷重和を仮定したフィッティングを行った。その結果、それぞれ10³, 10², 10¹ sオーダーの緩和時間を持つ3項の存在が示唆された。H. Kalhori等によるとV_O修復によるI_SD緩和はV_G = 0 Vで1461 s, V_G = -2 Vで200 sである[2]。これらは本研究で見積もられた緩和時間と近い値であり、10³ sはV_Gに依らないV_Oの自然酸化、10² sはV_G = -2 V印加によるILからの酸素供給で生じたV_O修復に要する時間であると考えられる。V_O修復より速い10¹ sオーダーの緩和は、WO₃成膜時やIL滴下時に意図せずWO₃に導入されたプロトンの脱離に依るものと考えられる。
以上より、Nanogap電極の形成でチャネルV_O濃度を制御できるIL-FETの作製に成功した。V_O生成後のWO₃におけるV_G = -2 V印加時のI_SD緩和には3種類の緩和項が存在し、V_O修復とプロトン脱離が共存し得ることが示唆された。

図・表・数式 / Figures, Tables and Equations

Fig. 1

その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)

参考文献：[1] M. Nakano et al., Nature 487, 459 (2012).[2] H. Kalhori et al., Sci. Rep. 7, 12253 (2017).[3] M.Wang et al., Adv. Mater, 29, 1703628(2017).謝辞：筑波大学数理物質系技術室の谷川俊太郎様には装置の使用法のみならず, 素子作製においても有益なご助言を頂きました.

成果発表・成果利用 / Publication and Patents

論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)

口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.

伊勢柾希, 甲斐洋行, 木下健太郎, 第83回応用物理学会秋季学術講演会, 2022年9月21日.

特許 / Patents

特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件