【公開日：2023.08.01】【最終更新日：2023.05.28】
課題データ / Project Data
課題番号 / Project Issue Number
22TT0033
利用課題名 / Title
インプラント型デバイスのための最小スペース微細配線技術
利用した実施機関 / Support Institute
豊田工業大学 / Toyota Tech.
機関外・機関内の利用 / External or Internal Use
外部利用/External Use
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-
キーワード / Keywords
立体配線,最小スペース,リソグラフィ/Lithography
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
太田 淳
所属名 / Affiliation
奈良先端科学技術大学院大学先端科学技術研究科
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
佐々木 実
利用形態 / Support Type
（主 / Main）共同研究/Joint Research（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
TT-006：マスクアライナ装置
TT-008：洗浄ドラフト一式
TT-015：デジタルマイクロスコープ群
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
近年，埋込み型バイオデバイスを用いて，生体の運動解析や能力拡張を目指した研究が盛んである。例えば，活動中の脳機能を測定するイメージセンサである。近い将来には，事故等により障害が残ってしまった方に機器を接続することで障害を負った部位の代わりをするなど，身体機能や脳機能に働きかけるデバイスも開発されると予想される．チップ内はmm以下の非常に微細なパターンからなるが、チップ外は直径が数十から数百mmの金やアルミ線を用いたワイヤボンディングによって配線される。ワイヤ配線の空間的な膨らみは、センサ面と生体組織を離して像を不鮮明にしたり、生体組織を圧迫したりする。埋め込み型バイオデバイスは、生体組織に悪影響を与えず、一緒に機能することが重要である。問題解決には、チップ壁面を立体配線に利用して、使用する空間を最小にすることが有効である。チップ壁面を介して、表と裏面をつなげる配線パターンを用意できれば、フリップチップ実装にてフレキシブル基板と接続できる。イメージセンサだけでなく、生体電位を測定する電極を同様に配線できる。
実験 / Experimental
イメージセンサのチップは高価なため、同じサイズ、同じ電極パターンを持つSi基板を試作した。基板厚みはセンサと同程度の300mmとした。チップパターンが１次元アレイ状に並んだ短冊基板とした。配線パターンの潜像付きフォトレジストを用意し、手作業でチップに沿わせ、真空封止にて密着させ、貼付けた。
結果と考察 / Results and Discussion
Fig.1に試作した壁面配線パターンを示す。一列に並んだ電極を同時に処理できた。Fig. 1(a)は表側、Fig. 1(b)はその裏側である。昨年度からの主な改善として、壁面でのレジストパターンの浮きを最小に抑えるため、レジスト膜貼り付け後にサンプルを加熱(120℃,10分間)した。これにより密着度が大きく向上した。Fig. 1ではパターンの浮きがほとんど見られない。加熱温度は高ければ良い訳では無く、150℃以上になるとレジスト耐熱温度を超えるため、レジスト膜が脱落する現象が観察された。
図・表・数式 / Figures, Tables and Equations
Fig. 1(a) Front side with the wiring pattern across the vertical side wall. Si chip is one-dimensional array.
Fig. 1(b) Back side with the wiring pattern across the vertical side wall. Si chip is one-dimensional array.
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
・共同研究者：佐々木 実 教授（豊田工業大学）
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件