利用報告書 / User's Reports


【公開日:2023.08.01】【最終更新日:2023.05.23】

課題データ / Project Data

課題番号 / Project Issue Number

22TT0026

利用課題名 / Title

太陽電池におけるRPD誘起欠陥に関する研究

利用した実施機関 / Support Institute

豊田工業大学 / Toyota Tech.

機関外・機関内の利用 / External or Internal Use

内部利用(ARIM事業参画者以外)/Internal Use (by non ARIM members)

技術領域 / Technology Area

【横断技術領域 / Cross-Technology Area】(主 / Main)加工・デバイスプロセス/Nanofabrication(副 / Sub)-

【重要技術領域 / Important Technology Area】(主 / Main)高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed(副 / Sub)-

キーワード / Keywords

リソグラフィ/Lithography,膜加工・エッチング/Film processing and Etching,スパッタリング/Sputtering,蒸着・成膜/Evaporation and Deposition


利用者と利用形態 / User and Support Type

利用者名(課題申請者)/ User Name (Project Applicant)

井藤 優斗

所属名 / Affiliation

豊田工業大学大学院工学研究科

共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
利用形態 / Support Type

(主 / Main)技術補助/Technical Assistance(副 / Sub)-


利用した主な設備 / Equipment Used in This Project

TT-001:スパッタ(金属、絶縁体)蒸着装置
TT-005:マスクレス露光装置
TT-009:シリコン専用の各種熱処理(酸化、拡散)装置一式
TT-011:Deep Reactive Ion Etching装置(Boschプロセス)


報告書データ / Report

概要(目的・用途・実施内容)/ Abstract (Aim, Use Applications and Contents)

結晶シリコン太陽電池の光電変換効率の向上のためには、プロセスダメージの少ない透明導電膜の形成が必要である。その形成方法として、反応性プラズマ蒸着(RPD)法はスパッタ法などに比べて比較的ダメージの少ない方法であるが、RPD法においても、シリコン界面に欠陥が導入される。本研究では、RPD成膜プロセスにより誘起される欠陥を明らかにすることを目的に、評価用のMOS-FETデバイスを作製する。

実験 / Experimental

p型シリコンウェハに熱酸化膜を形成後、リソグラフィにてソース、ドレイン形成領域に窓を空け、拡散炉によりリンを拡散し、ソース、ドレイン領域にn型層を形成する。酸化膜除去後にゲート酸化膜を形成する。リソグラフィにてソース、ドレインのコンタクト領域に窓を空け、Al膜を堆積後、リソグラフィでソース、ドレイン、ゲートの電極パターンを形成する。ゲート長は1mm、2mm、3mmの3パターンを作製した。

結果と考察 / Results and Discussion

シリコンウェハ上に作製したMOS-FETデバイスの写真を図1に示す。本試料は、プロセス誘起欠陥の評価用のデバイスであるため、ゲート長は1~3mmと、MOS-FETとしては大きなサイズとなっている。MOS-FETの動作確認用として、ゲート電極が形成してあるデバイス領域と、透明導電膜形成における欠陥評価用に、ゲート電極が形成していないデバイス領域がある。図2に、作製したMOS-FET(ゲート長3mm)のドレイン-ソース電圧とドレイン電流の関係を、ゲート電圧をパラメータにして示す。MOS-FETの動作特性が得られていることが確認できる。今後、本実験で得られた試料を用いて、RPD成膜プロセスにより誘起される欠陥を評価していく予定である。

図・表・数式 / Figures, Tables and Equations


図1 シリコンウェハ上に作製したMOS-FETデバイス



図2 作製したMOS-FET(ゲート長3mm)のドレイン-ソース電圧-ドレイン電流特性


その他・特記事項(参考文献・謝辞等) / Remarks(References and Acknowledgements)


成果発表・成果利用 / Publication and Patents

論文・プロシーディング(DOIのあるもの) / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents

特許出願件数 / Number of Patent Applications:0件
特許登録件数 / Number of Registered Patents:0件

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