【公開日：2024.08.26】【最終更新日：2024.08.26】
課題データ / Project Data
課題番号 / Project Issue Number
22NM0016
利用課題名 / Title
積層半導体基板の評価
利用した実施機関 / Support Institute
物質・材料研究機構 / NIMS
機関外・機関内の利用 / External or Internal Use
外部利用/External Use
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）物質・材料合成プロセス/Molecule & Material Synthesis（副 / Sub）加工・デバイスプロセス/Nanofabrication
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）マテリアルの高度循環のための技術/Advanced materials recycling technologies
キーワード / Keywords
Raman spectroscopy, Scanning probe microscopy,パワーエレクトロニクス/ Power electronics
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
松本 聡
所属名 / Affiliation
九州工業大学大学院工学研究院
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
李香蘭
利用形態 / Support Type
（主 / Main）技術代行/Technology Substitution（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
GaNパワーデバイスは高周波で高効率動作するパワーデバイスとして期待が大きいいが、高周波で動作させた場合、従来のPCB(Printed Circut Board)基板に実装すると寄生インピーダンスの影響によりGaNパワーデバイスの有する性能を引き出すことが困難である[1,2]。我々の研究グループでは、GaNパワーデバイスとこれを駆動・制御するSi-LSIを１チップに積層した３次元パワーICの研究を進めている(図1, Fig. 1)[3]。３次元パワーICではGaNパワーデバイスとSiデバイスを積層するため寄生インピーダンスを極限まで低減可能であり、高効率動作が期待できる。本研究では３次元パワーICの実現を目的として、GaN/Si(111)基板とCMOSを搭載することを想定したSi(100)基板の接合技術及びSi(111)基板を除去するプロセスについて検討した。
実験 / Experimental
図2(Fig. 2)にウエハー接合及び、接合後の薄層化プロセスのプロセスフローを示す。Si(100)基板及び、GaN/Si(111)基板上にp-CVD SiO2を堆積した後、Ra < 0.5 nmを目標としてCMP(Chemical Mechanical Polishing)により平坦化する。平坦化後、両ウエハーに原子レベルで平坦な膜であるALD(Atomic layer deposition)-Al2O3を堆積する。ALD-Al2O3を接着面として、表面活性化接合[4]により室温でウエハー接着する[5]。その後、研削、研磨、CMP、SF6によるドライエッチング、最後にウエットエッチングでSi(111)基板を完全に除去する。
結果と考察 / Results and Discussion
図3(Fig.3)にALD Al2O3堆積後のAFM像を示す。Raは0.252 nmであり、表面活性化接合には十分な平坦度であった。 図4(Fig.4)にSi(111)基板除去後の断面のSEM写真を示す。Si(111)基板を完全に除去することができた。
図5(Fig. 5)にSi(111)基板除去後とSi(111)基板、buffer及びGaN除去後のラマンスペクトルを示す。Si(111)基板のみ除去した試料では、Si(100)基板上にGaN層とbuffer層が積層しているため、強度が小さくなっている。Si基板からのピークは520.25
cm-1であり、圧縮応力である。GaN層とbuffer層が存在してもほぼ同じ位置にピークが観測され、Si(100)基板に対する応力の影響はないと考えられる。
図・表・数式 / Figures, Tables and Equations
Fig. 1 Schematic cross section of 3D IC.
Fig. 2 Process flow.
Fig. 3 AFM image after ALD AL2O3 deposition.
Fig. 4 Cross sectional SEM image after Si(111) remove.
Fig. 5 Raman shift.
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
謝辞 本研究の一部はJSPS科研費21H01314の助成を受けて行われた。また、本研究の一部は生体医歯工学共同研究拠点の支援を受けた行われた。参考文献[1] D. Reusch, Virginia Polytechnic Institute and State University Doctor Thesis, p.192, 2012.[2] T. Akagi, S. Miyano, S. Abe, and S. Matsumoto, , 2017 IEEE Applied Power Electoronics Conferece and Exposition(APEC), pp.1978-1982, 2017.[3] K. Hiura, Y. Ikeda, Y. Hino, and S. Matsumoto, Japanese Journal of Applied Physics, vol. 56, No.4, 04CR13, 2017.[4] H. Takagi, K. Ono, R.Maeda, T. R. Chung, and T. Suga, Applied Physics Letters, vol.68, pp.2222-2224, 1996. [5] R. Ishito, K. Ono, and S. Matsumoto, IEEE CPMT Symposium Japan 2019(ICSJ2019), ECR session 12, 2019.
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件