【公開日：2023.07.31】【最終更新日：2023.05.09】
課題データ / Project Data
課題番号 / Project Issue Number
22UT1061
利用課題名 / Title
半導体デバイス上の誘電体積層膜の成膜
利用した実施機関 / Support Institute
東京大学 / Tokyo Univ.
機関外・機関内の利用 / External or Internal Use
外部利用/External Use
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-
キーワード / Keywords
誘電体積層構造,スパッタリング/Sputtering,蒸着・成膜/Evaporation and Deposition,高品質プロセス材料/ High quality process materials
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
藤田 浩己
所属名 / Affiliation
旭化成エレクトロニクス株式会社 研究開発センター 化合物半導体開発部 開発第一グループ
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
内海 優史
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
落合 幸徳,水島 彩子
利用形態 / Support Type
（主 / Main）機器利用/Equipment Utilization（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
UT-711：LL式高密度汎用スパッタリング装置(2019)
UT-850：形状・膜厚・電気特性評価装置群
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
半導体デバイス上へSiおよびSiO2の積層膜を成膜するため、東京大学マテリアル先端リサーチインフラ・データハブ拠点の微細加工部門の設備を利用してスパッタリング成膜を行った。
実験 / Experimental
【実験方法】はじめにスパッタリングによる成膜レートの算出を行った。個片化して表面にカプトンテープを貼付したダミー基板を用意して一定のスパッタリング時間でSiとSiO2を成膜した。成膜後にカプトンテープを剥がすことで非成膜部分を露出し、成膜部分と非成膜部分の間に生じた膜段差を触針段差計で計測することで膜厚を計測した。計測された膜厚と成膜時間より各材料の成膜レートを算出した。続いて、基板上に半導体デバイスが形成されたサンプルを用意してSiおよびSiO2の積層膜を成膜した。同時にダミー基板に対しても積層膜を成膜し、前述した方法と同様に成膜後の積層膜厚を触針段差計で計測して膜厚を確かめた。スパッタリング時間は算出した成膜レートを用いて膜厚設計値に合わせ最適化した。【プロセス条件】 スパッタリングターゲットはSi、SiO2を使用した。成膜レート算出時、積層膜成膜時ともにスパッタリングパワーは400Wにて実施した。成膜時の導入ガスはAr：23sccmとし、SiO2のスパッタリングについては、ターゲット組成とスパッタリング膜の組成変化を避けるため追加でO2：1sccmを導入した。基板温度制御は実施していない。
結果と考察 / Results and Discussion
Table1に算出した成膜レートを示す。Table1に示したスパッタリングレートはSiO2がSiに対して小さいが、これは材料によるスパッタリングレートの差異に起因するものと予想される。Fig.1に積層膜成膜後の触針段差計測定結果を示す。積層膜成膜後において触針段差計によって成膜部と非成膜部の段差が計測できることを確認した。計測結果より、積層膜の膜厚が概ね設計通りであることを確認した。 一方、積層膜成膜後の外観に異常が生じることが判明した。Fig.2に成膜後のダミー基板外観を示す。積層膜成膜後のダミー基板上において膜剥がれが見られており、半導体デバイス上でも同様の現象が生じていた。膜剥がれはスパッタリングにより成膜されたSi、SiO2膜の応力に起因していると推測される。今後は、応力の緩和もしくは下地と積層膜の密着性を向上させる技術検討が必要である。
図・表・数式 / Figures, Tables and Equations
Table.1 成膜レート
Fig.1 積層膜成膜後の触針段差計測定結果
Fig.2 成膜後のダミー基板外観
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
技術相談および技術指導として多大なサポートを賜りました東京大学武田先端知スーパークリーンルーム微細加工拠点の落合幸徳様、水島彩子様に感謝申し上げます。
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件