【公開日：2023.07.31】【最終更新日：2023.05.12】
課題データ / Project Data
課題番号 / Project Issue Number
22UT0160
利用課題名 / Title
InAs MOS界面制御技術
利用した実施機関 / Support Institute
東京大学
機関外・機関内の利用 / External or Internal Use
内部利用（ARIM事業参画者以外）/Internal Use (by non ARIM members)
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）計測・分析/Advanced Characterization（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）量子・電子制御により革新的な機能を発現するマテリアル/Materials using quantum and electronic control to perform innovative functions
キーワード / Keywords
高周波C-V特性,走査プローブ顕微鏡/Scanning probe microscopy,高品質プロセス材料/ High quality process materials,表面・界面・粒界制御/ Surface/interface/grain boundary control
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
吉津 遼平
所属名 / Affiliation
東京大学
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
隅田 圭,高木 信一
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
利用形態 / Support Type
（主 / Main）機器利用/Equipment Utilization（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
InAs MOSFETは、高い移動度を持つことから、将来のロジックLSI応用や高周波アナログ応用が期待されている。InAs MOSFETの高性能化に向けて、最大の課題が、界面準位密度（Dit）の低いMOS界面の実現とその前提となる高精度のDitの評価法の確立である。MOS界面のDitの評価として標準的な方法は、高周波C-V特性の実験結果を用いたTerman法が挙げられる。しかしながら、InAs MOS界面では、バンドギャップが狭いことなどから、界面準位の応答時間が速く、高周波C-V特性を室温で得ることは難しい。本研究では、InAs MOSキャパシタの高周波C-V特性を獲得することを目的として、31 Kまで温度を系統的に下げてC-V測定を行い、高周波極限を得ることの出来る温度領域を明らかにした。また、掃引電圧範囲を狭めることによりスロートラップの影響を抑制できることを示した。
実験 / Experimental
Fig. 1に作製したMOSキャパシタの模式図を示す。ゲート絶縁膜となるAl2O3は、原子層堆積法により形成した。環境制御マニュアルプローバステーション（CRX-4K）を用いて温度を31 Kまで系統的に下げてC-V測定を行った。得られたC-V曲線を用いてTerman法によりDit評価を行った。
結果と考察 / Results and Discussion
C-V測定の結果がFig. 2である。測定周波数は1 MHzで、掃引電圧範囲を狭めることによりスロートラップの影響を抑制している。これを用いてDit評価を行ったものがFig. 3である。C-V曲線、Dit評価ともに40 Kと31 Kの結果が一致しており、40 K以下で高周波極限が獲得できることが示された。この実験により、最小値としておよそ1011 cm−2eV−1のDitを観測した。
図・表・数式 / Figures, Tables and Equations
Fig. 1 The schematic cross-sectional view of InAs MOS capacitors.
Fig. 2 Temperature dependence of C-V curves of the InAs MOS capacitor at 1 MHz.
Fig. 3 Temperature dependence of the energy distributions of Dit at the InAs MOS interface evaluated by the Terman method.
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
本研究の一部は、科学研究費補助金 (17H06148)の支援により実施した。
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
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Ryohei Yoshizu, Accurate evaluation of interface trap density at InAs MOS interfaces by using C–V curves at low temperatures, Japanese Journal of Applied Physics, 62, SC1055(2023).
DOI: 10.35848/1347-4065/acb1bd
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
- 吉津 遼平, 隅田 圭, トープラサートポン カシディット, 竹中 充, 高木 信一,「低温下でのC-V測定によるInAs MOS界面の界面準位密度の評価」, 第83回応用物理学会秋季学術講演会, 21p-C105-9, 東北大学 川内北キャンパス＋オンライン, 宮城, 2022年9月20日–9月23日
- R. Yoshizu, K. Sumita, K. Toprasertpong, M. Takenaka and S. Takagi, “Accurate Evaluation of Interface Trap Density at InAs MOS Interfaces by Using C-V characteristics at Low Temperatures”, International Conference on Solids State Devices and Materials (SSDM2022), G-1-04, Makuhari, 26–29 September 2022. (Oral)
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件