【公開日：2024.07.25】【最終更新日：2024.03.22】
課題データ / Project Data
課題番号 / Project Issue Number
23AT0167
利用課題名 / Title
次世代半導体に向けた2.5次元積層実装プロセスの検証
利用した実施機関 / Support Institute
産業技術総合研究所 / AIST
機関外・機関内の利用 / External or Internal Use
外部利用/External Use
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）-
キーワード / Keywords
スパッタリング/ Sputtering,ダイシング/ Dicing,チップレット/ Chiplet
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
根本 俊介
所属名 / Affiliation
地方独立行政法人神奈川県立産業技術総合研究所
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
増田 賢一,渋谷 直哉,中島 忠行
利用形態 / Support Type
（主 / Main）機器利用/Equipment Utilization（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
2.5次元積層実装のプロセスを検証するため、TEGデバイスを用いて、2.5次元積層実装を実施した。
実験 / Experimental
本実装プロセスの技術開発では、下記のプロセスを開発する必要がある。
１．高精度なフォトリソグラフィ
２．実装プロセスの下地となる金属膜のスパッタ成膜
３．リフトオフによる実装用のパターン化された金属薄膜形成
４．ダイシングによるTEGの分離
５．フリップチップ接合
今年度は産総研NPFにおいて、スパッタ成膜、ダイシング加工を行った。
結果と考察 / Results and Discussion
Si基板を用いてスパッタ成膜とダイシングにより、TEGチップを複数作製し、2.5次元積層実装のプロセスを行い、その問題点と、課題の抽出を行った。 その結果、チップ厚の異なるTEGがある場合には、接合時の高さ調整などに課題があるため、実装方法の検討が必要なことが分かった。これは、実製品にも同じことが言え、同一ウェハであっても面内ばらつきによって、接合時の高さが異なってくると考えられ、これらを考慮した実装プロセスの構築が必要なことを見出した。
図・表・数式 / Figures, Tables and Equations
Test Element Groupによる2.5次元積層実装プロセスの検証
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
この研究は、次世代電子実装システム技術研究会の研究開発プロジェクトにより研究が遂行されたものです。
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件