【公開日：2023.07.28】【最終更新日：2023.05.29】
課題データ / Project Data
課題番号 / Project Issue Number
22AT0106
利用課題名 / Title
低温異種材料接合技術の開発
利用した実施機関 / Support Institute
産業技術総合研究所
機関外・機関内の利用 / External or Internal Use
内部利用（ARIM事業参画者以外）/Internal Use (by non ARIM members)
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）量子・電子制御により革新的な機能を発現するマテリアル/Materials using quantum and electronic control to perform innovative functions（副 / Sub）-
キーワード / Keywords
低温異種材料接合技術Low Temperature Hetero-layer Bonding Technology (LT-HBT),CFET構造,接合技術
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
張 文馨
所属名 / Affiliation
産業技術総合研究所
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
利用形態 / Support Type
（主 / Main）技術代行/Technology Substitution（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
携帯情報端末やIT機器などの爆発的な普及により、情報処理を担うCMOS回路の高性能化や消費電力の低減が求められている。ここまでは、n型FETとp型FETを平面的に並べてきたが、今後さらに進化したCMOSトランジスタ構造として、n型FETとp型FETを上下に積層したCFET構造が提案されている。このような構造では、占有面積が従来の50%程度に低減し、上下の配線距離が短縮化され、さらなるCMOSトランジスタの高速化と高密度集積化が期待できる。一方、ポストSiチャネル材料として最も有望視されているGeは、Siに比べ移動度が高く、より低電圧で多くの電流を流すことができることから、トランジスタの高速化と消費電力低減が期待される。したがって、n型FETはSi、p型FETはGeで積層化したCFET構造が可能となる。我々はこの異種チャネルが集積化した接合技術を実現した。
実験 / Experimental
【利用した主な装置】 【NPF031】原子層堆積装置
【実験方法】
図1に今回開発したの低温異種材料接合技術Low Temperature Hetero-layer Bonding Technology (LT-HBT)のプロセスフローを示す。まずSOIウエハー上にGeをエピタキシャル成長したドナーウエハー(a)を用意する。SOIウエハーをドナーウエハーに利用することで、接合後のSi基板の剥離を精度良くできる。ここでGeエピ層は、Si層との界面に近いところには欠陥層が、表面側には高品質層が形成される。次にドナーウエハーとSOIホストウエハー(b)にSiO2絶縁膜を原子層堆積装置で堆積し、表面活性化後(c)、両者を200度以下の低温で接合させる(d)。その後、ドナーウエハーのSi基板(e)、BOX絶縁膜、Si層をドライおよびウエットエッチングで順次除去し(f)、Si/Ge異種チャネル積層構造が得られる(g)。最後に、中性ビーム技術により、欠陥層を除去、高品質層を所定の膜厚まで均一に薄膜化すると(h)、Si/Geチャネル層が積層した構造が完成する(i)。転写プロセスとエッチングプロセスをすべて低温で行うことで、Si層やGe層へのダメージが極めて少ない高品質のSi/Ge異種チャネル薄膜集積構造が実現する。
結果と考察 / Results and Discussion
図2にHKMGをつけた後のCFETチャネル部分のTEM断面図とEDX分析結果を示す。上部にGe層、下部にSi層がチャネル幅50 nm程度のナノシート状で積層した構造が見て取れる。また、EDX分析から、Si/Ge異種材料チャネルがhigh-kゲート絶縁膜Al2O3と金属ゲートTiNに覆われていることを確認した。
図・表・数式 / Figures, Tables and Equations
Fig. 1. The process flow of Low Temperature Hetero-layer Bonding Technology (LT-HBT).
Fig. 2. Cross-sectional TEM images of Ge/Si stacked channels after HKMG process and EDS mapping results of Ge, Si, Ti and Al.
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件