【公開日：2023.08.01】【最終更新日：2023.04.24】
課題データ / Project Data
課題番号 / Project Issue Number
22RO0032
利用課題名 / Title
3次元パワーICのプロセス技術の開発
利用した実施機関 / Support Institute
広島大学
機関外・機関内の利用 / External or Internal Use
外部利用/External Use
技術領域 / Technology Area
【横断技術領域 / Cross-Technology Area】（主 / Main）加工・デバイスプロセス/Nanofabrication（副 / Sub）-
【重要技術領域 / Important Technology Area】（主 / Main）高度なデバイス機能の発現を可能とするマテリアル/Materials allowing high-level device functions to be performed（副 / Sub）革新的なエネルギー変換を可能とするマテリアル/Materials enabling innovative energy conversion
キーワード / Keywords
パワーIC, 3次元IC, ヘテロジニアスインテグレーション,パワーエレクトロニクス,パワーエレクトロニクス
利用者と利用形態 / User and Support Type
利用者名（課題申請者）/ User Name (Project Applicant)
Matsumoto Satoshi
所属名 / Affiliation
九州工業大学大学院工学研究院
共同利用者氏名 / Names of Collaborators in Other Institutes Than Hub and Spoke Institutes
ARIM実施機関支援担当者 / Names of Collaborators in The Hub and Spoke Institutes
山田真司
利用形態 / Support Type
（主 / Main）技術代行/Technology Substitution（副 / Sub）-
利用した主な設備 / Equipment Used in This Project
報告書データ / Report
概要（目的・用途・実施内容）/ Abstract (Aim, Use Applications and Contents)
電源の研究トレンドは小型化であり、小型化に対してスイッチング周波数の高周波化が有効な手段の１つである。GaNパワーデバイスは高周波で高効率動作するパワーデバイスとして期待が大きいが、高周波で動作させた場合従来のPCB(Printed Circuit Board)基板に実装すると寄生インピーダンスの影響によりGaNパワーデバイスの有する性能を引き出すことが困難である1),2)。我々の研究グループでは、GaNパワーデバイスとこれを駆動・制御するSi-LSIとパッシブ部品を１チップに積層した3DパワーSupply on Chip(SoC)を提案した(図1)3)。3DパワーSoCではGaNパワーデバイスとSiデバイスとを積層するため寄生インピーダンスを極限まで低減可能であり、高効率動作が期待できる4)。本報告では、３DパワーSoCを実現する一環として、GaN/Si(111)基板とSi(100)基板(Si-LSI想定)を接合した後、GaN/Si(111)基板のSi(111)基板の除去プロセスについて検討した結果を報告する。接合前の表面状態を観察するため広島大学の設備を利用して表面状態を観察した。
実験 / Experimental
図２にウエハー接合及び、接合後の薄層化プロセスのプロセスフローを示す。Si(100)基板及び、GaN/Si(111)基板上にp-CVD SiO2を堆積した後、Ra < 0.5 nmを目標としてCMP(Chemical Mechanical Polishing)により平坦化する。平坦化後、両ウエハーに原子レベルで平坦な膜であるALD(Atomic layer deposition)-Al2O3を堆積する。ALD-Al2O3を接着面として、表面活性化接合により室温でウエハー接着する。その後、研削、研磨、CMP、SF6によるドライエッチング、最後にウエットエッチングでSi(111)基板を完全に除去する。ALD Al2O3堆積後の試料の表面状態を原子間力顕微鏡AFM(セイコーインスツルメントSPI3800)を用いて観察した。
結果と考察 / Results and Discussion
図３にALD Al2O3堆積後のAFM像を示す。Ra=0.252nmが得られた。得られたRaは表面活性化接合に十分な平坦度である。図4にSi(111)基板除去後の断面のSEM写真を示す。Si(111)基板が除去され、buffer層でエッチングが止まっている。
図・表・数式 / Figures, Tables and Equations
図１ 3DパワーSoC
図2 プロセスフロー
図4 Si(111)基板除去後の断面のSEM写真
図３ ALD Al2O3堆積後のAFM像
その他・特記事項（参考文献・謝辞等） / Remarks(References and Acknowledgements)
参考文献1) D. Reusch, Virginia Polytechnic Institute and State University Doctor Thesis, p.192, 2012. 2) T. Akagi, S. Miyano, S. Abe, and S. Matsumoto, , 2017 IEEE Applied Power Electronics Conference and Exposition(APEC), pp.1978-1982, 2017.3) K. Hiura, Y. Ikeda, Y. Hino, and S. Matsumoto, Japanese Journal of Applied Physics, vol. 56, No.4, 04CR13, 2017. 4) R. Ishito, K. Ono, and S. Matsumoto, IEEE CPMT Symposium Japan 2019(ICSJ2019), ECR session 12, 2019.
成果発表・成果利用 / Publication and Patents
論文・プロシーディング（DOIのあるもの） / DOI (Publication and Proceedings)
口頭発表、ポスター発表および、その他の論文 / Oral Presentations etc.
特許 / Patents
特許出願件数 / Number of Patent Applications：0件
特許登録件数 / Number of Registered Patents：0件