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超低消費電力LSIを可能にする新構造トランジスターを開発 ~量子トンネル効果を駆使,IoTの電池寿命を大幅に延長~

 国立研究開発法人科学技術振興機構(JST)と東京大学は2017年12月4日,JST戦略的創造研究推進事業チーム型研究(CREST)において,同大学 大学院工学系研究科の高木 信一教授らが,極めて小さな電圧制御で動作が可能な量子トンネル電界効果トランジスターを開発したことを発表した.本研究成果は,国際会議International Elec-tron Devices Meeting(IEDM)において発表された(注).

 IoTやモバイル端末の急速な発展・普及により,その機器の中核をなすMOSトランジスターの低消費電力化への要望は益々高まっている.これまで,これら機器の進化,はシリコン(Si)のMOS型電界効果トランジスター(FET)の微細化と動作電圧の低減で達成されてきた.しかし,その動作電圧の低減は原理的に限界を迎えており,従来のMOSFETに代わるデバイスとして,従来とは動作原理が異なる量子トンネル効果を利用したFET(トンネルFET)が期待されている.ただ,現状のトンネルFETでは電流のオン/オフ比を十分とることが難しく,InGaAs(インジウム・ガリウム・ヒ素)などのⅢ―V族化合物半導体や,分子吸着を利用したMoS2(二硫化モリブデン)などの材料を用いると,既存の半導体生産技術への組み込みや大規模集積化が難しく,実用化の面での課題があった.

 今回の提案は,材料的には,Si系Ⅳ族半導体と酸化物半導体(ZnO:酸化亜鉛など)の組み合わせを利用し,チャネルとなるZnO層に電子をトンネル効果で注入するものである.酸化物半導体は,その伝導帯とSiやGeの価電子帯とのエネルギー関係が低電圧高効率トンネルに適する.いずれの材料も技術が確立し,従来の半導体素子作製工程との整合性がよく,実用化への障壁は低い.構造的には,量子トンネル効果が生ずる接合面積を広くでき,量子トンネル効果による低消費電力化と同時に大きなオン電流の実現を可能とした.

 構造は,FETのソースとなるp型SiまたはGe層にn型ZnO層をレーザーアブレーションにより堆積し,その表面にゲート絶縁膜(アルミナ,Al2O3)と金属ゲート電極を形成した積層構造で,チャネル層にはドレイン電極が接続される.この構造で,ゲート電極に正の電圧を加えることで,SiまたはGeの価電子帯とZnOの伝導帯とをエネルギー的に重畳させると,量子トンネル効果によりソースからチャネルに電子が流入してMOSFETとして動作する.

 本構造の特徴は,先ず,量子トンネル電流を流す接合面積を広くできることにより,また,適切な材料の組み合わせで実効エネルギー障壁高さを小さくすることと,酸化物半導体膜厚の設計により量子トンネル確率を高め,オン電流を増大できることである.また,酸化物半導体の禁制帯幅(バンドギャップ,電子が存在することができない領域)が大きいため,オフ状態の漏れ電流を小さくすることが可能となり,オン/オフ比を大きくできることである.さらに,TCAD(素子構造や材料物性値を元に,素子の性能を計算するソフト)シミュレーションにより,電流値の変化の急峻性を示すS係数は,最小値1mV/桁,0.3Vの動作領域全体での平均は40mV/桁を実現しうることが分かった.実験データでは,電流のオン/オフ比は8桁を上回り,これまでのトンネルFETと比べて約4倍の値を実現した.本成果は,微細化技術に頼らない高性能かつ低消費電力な半導体素子実現への道を拓き,今後の半導体素子の継続的な発展に繋がると期待している.

 (注)K. Kato, H. Matsui, H. Tabata, M. Takenaka, and S. Takagi, "Proposal and demonstration of oxide-semiconductor/(Si, SiGe, Ge) bilayer tunneling field effect transistor with type-II energy band alignment", Technical Digest, 2017 International Electron Devices Meeting(IEDM)